如何对抗电子产品杀手。深度解析集成电路ESD防护、闩锁效应的测试方案及失效验证流程

起源：闳康科技、technews(台)

任何电子产物都有其使用刻日，以及对靠得住性的要求。那么若何去器量产物的靠得住性好欠好呢。根本上就会斟酌使用情况的前提，如电压、温度、湿度或任何情况下晦气的因子，代入失效模子后，便可估算出产物的使用年限。

在我们所身处的情况中，静电是无所不在的杀手，既然静电无法完全预防，那么为了可以或许在电荷流经集成电路时全身而退，IC 设计上就会在引脚旁设计静电放电（Electrostatic Discharge，ESD）防护电路掩护芯片，就像在年夜楼顶端设置避雷针的目标一样，当雷击中年夜楼时，可以或许有引流的作用，确保年夜楼内的电器不会受损。此外，因为元件布局的特征，所谓的闩锁（Latch-up，LU）效应会造成集成电路在操作时有年夜电流的征象而引起功效上的问题，乃至会使得芯片永远毁伤，这同样也必要在芯片设计上来避免LU 的问题。

为了验证ESD 与LU 的防护才能，第一道课题便是若何运用专门的测试机台，遵循国际规范界说的前提与步调，确认集成电路在ESD 与LU 的靠得住性。若该电路元件无法经由过程ESD 与LU 测试，且已找出验证不外的缘故原由之后，第二道课题就是若何进行芯片设计上的补强。本文等于针对此两个课题论述ESD 与LU 在测试前的预备事变、断定尺度、以及元件失效后的问题真因解析流程。

测试前的预备

在首次进行ESD 与LU 测试前，一样平常会遇到的问题是该若何规划测试计划与执行，以及若何与测试专案主管沟通。为晋升两边沟通效力，可以依下述几项主题提供资讯：

一、测试规范

在进行测试前，需先设定遵循的国际尺度规范，规范的订定有其立论根基，是以ESD/LU 测试经由过程验证后，即代表得到了客户的相信与使用上的保证。以下是分歧测试项目与其对应的国际尺度规范。

1. HBM

MIL-STD：元件类和部门驱动IC

AEC-Q100 或AEC-Q101：车规认证

JEDEC：别的皆使用花费型产物规范

2. CDM

ANSI/ESD SP5.3.2 ：此为SCDM 测试规范，今朝只有少数驱动IC的客户，且指定才会测试SCDM。

AEC-Q100 或AEC-Q101：车规认证

JEDEC：旧规范JESD22-C101F 和新规范JS-002-2022 ，绝年夜部门产物是使用花费型产物的JEDEC ，且建议客户遵循最新的JS-002-2022。

3. LU

JESD78F：花费型产物

AEC-Q100：车规认证

二、测试前提

1. HBM

建议从500V 执行，依序1KV, 2KV, 4KV, 8KV。

2. CDM

JEDEC 的平安尺度是500V，AEC-Q100 另外会多增长Corner Pins 的尺度到750V（图一），电压测试级距则建议依序为250V、500V、750V 到1000V。

3. LU

根本上根据规范只必要做到旌旗灯号脚位+100mA / -100mA，电源脚位做到1.5*VDDmax，业界习气会多往上一个级距测试到200mA。此外还需提供额定电压与极限值认为操作前提之设定。

图一：BGA 封装脚位的Corner Pin 示意图。左图是有Coner Pin 设计者，其地位在赤色圈圈处，此脚位的CDM 测试尺度需达750V。而右图则是无Coner Pin 设计者。

三、测试颗数

HBM /CDM / LU：根据规范建议每个测试前提数据皆要3 个样品。

四、IC Package Outline Drawing（POD）

需提供测试脚位的名称、脚位类型（Input / Output / IO / Power / GND）与分列地位，以便利评估阐发光阴与前提设定，也是制造测试治具的根据。

五、HBM 测试组合

在选择MIL-STD 规范时，表一第一列的四种测试组合皆可以选择，在此规范下，各个Power Domain的Power/Ground 可并接在一路。在选择JEDEC 规范时有Table 2A or 2B 选择，雷同Power Domain 的Power/Ground 彼此可并接，但分歧Power Domain 的Power/Ground 间是不互接的，在此根基下，所有的IO 脚位对分歧的Power Domain 打ESD，此为Table 2B，而IO 脚位仅对本身所属的Power/Ground 打ESD 则为Table 2A。若要使用最严谨的测试前提、不清晰应使用哪种测试组合或车规验证时，建议使用Table 2B。至于车规AEC-Q100 的认证，若是封装脚位数小于即是6 个的话，那么任何2 根脚位间的分列组合皆需验证。

表一：第一列为IO 与Power/Ground 间的测试组合，第二列与第三列为欲采纳的规范。

LU 特殊测试要求

LU 的测试目标是为了察看是否会有非常的旌旗灯号滋扰导致引发出年夜电流的征象，是以在斟酌设定的测试前提与情况下现实会产生的状态后，一些客户会选定某些前提进行LU 测试，如下所述。

一、高温测试

在高温下因为泄电升高，易触发寄生硅控整流器（Silicon Controlled Rectifier，SCR）启动而发生LU 效应，故可选择常温或高温（视产物规格的最年夜操作温度或者Tj 温度而定）两种测试情况，AEC 规范则是强制高温测试。

二、Quiescent Current

高机能运算（High Performance Computing，HPC）IC 具有较高的Quiescent Current，跟着此类IC 市占率逐渐进步，LU 测试机台已不克不及满意高电流的要求，需另外订制High Current LU 治具与外接高功率量测仪器。

三、Pattern

一样平常IC LU 测试是静态测试，即输入的电压与电流是定值，但现实IC 操作是动态的，输入输出脚位有高下电压周期性的更改，是以LU测试下输入Pattern是为了模拟在IC 动态输入下LU 真实的作动行动。

测试Pass/Fail 断定尺度

HBM 与CDM 根据规范是要测试完备的测试项，包括参数测试（Parametric Testing）和功效性测试（Functional Testing），如斯能力逮到因ESD 毁伤而造成的故障征象。在参数测试方面，在主动测试机台（ATE）上等于测Open/Short（OS）、泄电和Power 真个静态电流，但若以ESD 测试机台来即时比拟ESD 测试前后的差别的话，可以用两种方式来量测，第一种是在电流即是1uA 时的电压，若前后差别小于30% 的话，便能经由过程ESD 测试，如图二所示；第二种是包络线（Curve Compare Envelope） ，以ESD 测试之前的IV 曲线为参考，并以测试的最年夜电压与电流的正负10% 为调整值，将此正负值加诸在测试前的IV Curve 即可得出一个区间规模，只要测试后的IV 在此规模就是经由过程ESD 验证，如图三所示。

图二：Zap 前后的IV 变化，若1uA 下的电压变化达30% 以上，鉴定此脚位ESD Fail

图三：包络线的示意图，Zap 后的IV 曲线若跨越绿线框选的范为，鉴定此脚位ESD Fail

LU 的Pass 断定尺度是量测前的电流假如是INOM，则1.4xINOM 与INOM+10mA 取其最年夜值，小于此值即为验证经由过程。

ESD 验证失败的解析与办理计划

依ESD 失效原理与履历，当静电放电发生的过电流或过电压跨越元件的忍耐才能时，就会发生元件销毁的征象，元件销毁的型态依放电路径决议，如Junction 泄电、Gate Oxide Breakdown、 Drain 与Source 间的击穿或两个分歧元件间的击穿等等，元件销毁严重者会往上向金属层延长。因为是元件销毁，根本上很得当以Photon Emission Microscopy（PEM，俗称EMMI）定位出销毁地位，而OBIRCH 因为其检测阻值变化的才能，若需进一步确认销毁地位，也是可以斟酌的定位对象。

静电放电销毁的地位依所产生的电路一样平常可分为两类，ESD 电路（IO Cell）与内部电路。IO Cell 销毁可以懂得成ESD 电路施展了导流的作用，避免静电击伤内部电路，但过电流跨越了ESD 电路的忍耐值而有销毁的征象，这类的销毁因为对应到参数测试有非常的Pin 脚，故探求销毁地位上相对来说是较简单的。

依全晶面防护的理论，当静电放电不循期望导通的IO Cell，而延着其它最快速最懦弱的路径时，便有可能击伤内部电路，此时便必定必要定位对象找出销毁元件，能力相识放电路径做进一步的设计防堵。

总结以上简述，要确认销毁元件或电路，有下述几个选择：

若是已知毁损电路在IO Cell，为了快速确认，可以执行全条理去除（Total Delayer）后，再以光学显微镜（OM）或扫描式电子显微镜（SEM）察看，如图四所示。

以亮点定位对象，EMMI 或OBIRCH 找出亮点地位地点的元件，在一些环境下，IC设计研发工程师能根据亮点对应的元件推导出ESD 失效模子，进而做出设计改进，如图五所示。

承上，为验证准确的失效机制，可以逐层将金属层去除直到最底层的Contact/Poly/AA 露出，察看销毁的征象，乃至有时需以分外的样品制备方式确认Gate Oxide Pinhole，分外是CDM 失效的试验，如图六所示。

图四：ESD 击伤内部电路的路径

图五：典型在IO Cell 的ESD 毁伤

图六：以晶背EMMI 侦测方式发现ESD 失效的亮点在逻辑电路上

图七：逐层Delayer 察看ESD 电路销毁的情形

以上ESD 失效阐发流程中很紧张的目标是要确认放电路径，在此要求下，建议以平面察看（Plan View）的方式找出毁伤的陈迹，如斯能力树立静电放电失效的模子，并提出“疏”和“堵”的对策，若是“疏”，便是设计其它的导通路径，好比更多的Contact 来削减电流密度（Current Density），若是“堵”，可以设计限流的电阻以避免过多的电流造成销毁的成果。

LU 验证失败的解析与办理计划

LU 的发生是由于外界的滋扰旌旗灯号触发了寄生SCR 元件，发生了过年夜的电流造胜利能性的问题，是以LU 解析的第一步便是确认寄生SCR 元件在哪里。当LU 产生时，过年夜的电流有可能造成芯片严重的销毁，销毁的地位虽可经由电性定位对象随意马虎地找出，但要注意的是销毁的地位是年夜电流颠末的路径，并纷歧定是寄生SCR 元件地点，故碰着销毁的征象反而不容易找到真因。

SCR 作动时，EMMI 可以侦测元件作动时发出的光，以是若LU 征象造成的年夜电流没有毁伤芯片，可以在设定触发LU 的前提下执行EMMI 的定位，便可找出寄生SCR 元件的地位，进一步，在其相对应的Layout 地位上确认pnpn 的布局，将此布局绘出寄生SCR 布局图，之后再从LU 发生的原理去懂得是什么效应触发了LU 征象，是某处的片状电阻（Sheet Resistance）过高，亦或是某处节点有浮接（Floating）的情形等等，推理出失效模子后，LU 的问题即可水到渠成，其事理可参考图八。

图八：CMOS 布局上需找出pnpn 的持续性布局，并对应到SCR 电路

在产物的研发阶段，ESD 与LU 测试与阐发是弗成或缺的一环，依循本文的验证流程，可以快速的办理认证方面的问题。